台积电(TSM.US) vs002368太极股份 英特尔(INTC.US) vs 三星：决战半导体3D封装

本文来自 微信大众号”芯东西“，作者：心缘

近来，中国台湾工业技能研讨院研讨总监Yang Rui猜测，台积电(TSM.US)将在芯片制作业再占主导地位五年，尔后3D封装将成为首要工艺应战。

曩昔十年各种核算作业负载飞速开展，而摩尔定律却屡次被传将走到止境。面临更家多样化的核算运用需求，为了将更多功用“塞”到同一颗芯片里，先进封装技能成为继续优化芯片功用和本钱的要害立异途径。

台积电、英特尔(INTC.US)、三星均在加快3D封装技能的布置。本年8月，这三大芯片制作巨子均亮出，使得这一战场益发硝烟四起。

经过三大芯片制作巨子的先进封装布局，咱们能够看到在接下来的一年，3D封装技能将是逾越摩尔定律的重要杀手锏。

一、先进封装：将更多功用塞进一颗芯片

此前芯片多选用2D平面封装技能，但跟着异构核算运用需求的添加，能将不同尺度、不同制程工艺、不同资料的芯片集成整合的3D封装技能，已成为统筹更高功用和更高灵敏性的必要挑选。

从最新3D封装技能落地开展来看，英特尔Lakefield选用3D封装技能Foveros，台积电的3D封装技能SoIC按原计划将在2021年量产，三星的3D封装技能已运用于7nm EUV芯片。

为什么要迈向先进封装技能？首要原因有二点，一是迄今处理器的大多数功用约束来自内存带宽，二是生产率进步。

一方面，存储带宽的开发速度远远低于处理器逻辑电路的速度，因此存在“内存墙”的问题。

在传统PCB封装中，走线密度和信号传输速率难以进步，因此内存带宽缓慢添加。而先进封装的走线密度短，信号传输速率有很大的进步空间，一起能大大进步互连密度，因此先进封装技能成为处理内存墙问题的首要办法之一。

另一方面，高功用处理器的体系架构越来越杂乱，晶体管的数量也在添加，但先进的半导体工艺依然很贵重，并且生产率也不令人满意。

在半导体制作中，芯片面积越小，往往成品率越高。为了下降运用先进半导体技能的本钱并进步良率，一种有用的办法是将大芯片切分红多个小芯片，然后运用先进的封装技能将它们衔接在一起。

在这一布景下，以台积电、英特尔、三星为代表的三大芯片巨子正积极探究3D封装技能及其他先进封装技能。

二、台积电的3D封装组合拳

本年8月底，台积电推出3DFabric整合技能渠道，旨在加快体系级计划的立异速度，并缩短上市时刻。

台积电3DFabric可将各种逻辑、存储器材或专用芯片与SoC集成在一起，为高功用核算机、智能手机、IoT边际设备等运用供给更小尺度的芯片，并且可经过将高密度互连芯片集成到封装模块中，然后进步带宽、推迟和电源功率。

3DFabric由台积电前端和后端封装技能组成。

前端3D IC技能为台积电SoIC技能，于2018年初次对外发布，支撑CoW（Chip on Wafer）和WoW（Wafer on Wafer）两种键合办法。

经过选用硅穿孔（TSV）技能，台积电SoIC技能可到达无凸起的键合结构， 然后可将不同尺度、制程、资料的小芯片从头集成到一个类似SoC的集成芯片中，使终究的集成芯片面积更小，并且体系功用优于本来的SoC。

台积电后端技能包含CoWoS（Chip on Wafer on Substrate）和InFO（Integrated Fan-out）系列封装技能，现已广泛落地。例如本年全球TOP 500超算榜排名榜首的日本超算“富岳”所搭载的Fujitsu A64FX 处理器选用了台积电CoWoS封装技能，苹果手机芯片选用了台积电InFO封装技能。

此外，台积电具有多个专门的后端晶圆厂，担任拼装和测验包含3D堆叠芯片在内的硅芯片，将其加工成封装后的设备。

这带来的一大优点是，客户能够在模仿IO、射频等不常常更改、扩展性不大的模块上选用更老练、更低本钱的半导体技能，在中心逻辑规划上选用最先进的半导体技能，既节约了本钱，又缩短了新产品的上市时刻。

台积电3DFabric将先进的逻辑、高速存储器材集成到封装模块中。在给定的带宽下，高带宽内存（HBM）较宽的接口使其能以较低的时钟速度运转，然后削减功耗。

假如以数据中心规划来看，这些逻辑和HBM器材节约的本钱非常可观。

三、英特尔用“分化规划”战略打出差异化优势

和台积电类似，英特尔也早已在封装范畴布局了多种维度的先进封装技能。

在8月13日的2020年英特尔架构日上，英特尔发布一个全新的混合结合（Integrated Fan-out）技能，运用这一技能的测验芯片已在2020年第二季度流片。

比较当时大多数封装技能所运用的热压结合（Thermocompression bonding）技能，混合结合技能可将凸点间隔降到10微米以下，供给更高互连密度、更高带宽和更低功率。

此前英特尔已推出规范封装、2.5D嵌入式多互连桥（EMIB）技能、3D封装Foveros技能、将EMIB与Foveros相结合的Co-EMIB技能、全方位互连（ODI）技能和多模I/O（MDIO）技能等，这些封装互连技能彼此叠加后，能带来更大的可扩展性和灵敏性。

据英特尔研讨院院长宋继强介绍：“封装技能的开展就像咱们盖房子，一开始盖的是茅屋单间，然后盖成四合院，最后到楼房大厦。以Foveros 3D来说，它所完成的便是在建楼房的时分，能够让线路以低功率一起高速率地进行传输。”

他以为，英特尔在封装技能的优势在于，能够更早地知道未来这个房子会怎样搭，也便是说能够更好地对未来芯片进行规划。

面向未来的异构核算趋势，英特尔推出“分化规划（Digression design）”战略，结合新的规划办法和先进的封装技能，将要害的架构组件拆分为仍在一致封装中独自晶片。

也便是说，将原先整个SoC芯片“化整为零”，先做成如CPU、GPU、I/O等几个大部分，再将SoC的细粒度进一步进步，将曾经依照功用性来组合的思路，转变为按晶片IP来进行组合。

这种思路的优点是，不只能进步芯片规划功率、削减产品化的时刻，并且能有用削减此前杂乱规划所带来的Bug数量。

“本来一定要放到一个晶片上做的计划，现在能够转换成多晶片来做。别的，不只能够使用英特尔的多节点制程工艺，也能够使用合作伙伴的工艺。”宋继强解说。

这些分化开的小部件整合起来之后，速度快、带宽足，一起还能完成低功耗，有很大的灵敏性，将成为英特尔的一大差异性优势。

四、三星首秀3D封装技能，可用于7nm工艺

除了台积电和英特尔外，三星也在加快其3D封装技能的布置。

8月13日，三星也发布了其3D封装技能为“eXtended-Cube”，简称“X-Cube”，经过TSV进行互连，已能用于7nm甚至5nm工艺。

据三星介绍，现在其X-Cube测验芯片能够做到将SRAM层堆叠在逻辑层上，可将SRAM与逻辑部分别离，然后能腾出更多空间来仓库更多内存。

此外，TSV技能能大幅缩短裸片间的信号间隔，进步数据传输速度和下降功耗。

三星称，该3D封装技能在速度和成效方面完成了严重腾跃，将协助满意5G、AI、AR、VR、HPC、移动和可穿戴设备等前沿运用范畴的严厉功用要求。

五、结语：三大芯片巨子强攻先进封装

能够看到，在2020年，环绕3D封装技能的烽火继续晋级，台积电、英特尔、三星这三大先进芯片制作商纷繁加码，探究更宽广的芯片立异空间。

虽然这些技能办法的中心细节有所不同，但异曲同工，都是为了继续进步芯片密度、完成更为杂乱和灵敏的体系级芯片，以满意客户日益丰厚的运用需求。

而跟着制程工艺迫临极限，以及运用需求的继续多元化，未来芯片制作商除了要处理散热等技能应战外，还有望推动来自不同厂商的先进封装技能的交融。

（修改：曾盈颖）